梦到坟墓是什么意思

Suhel Dhanani——AMD 自适应 SoC 和 FPGA 事业部软件市场营销总监

为支持从雷达系统和医学成像到高性能测试设备与 5G 无线系统等一切应用，数字信号处理（ DSP ）计算的需求日益增加，因此，对满足性能与功耗要求的计算解决方案的需求也在增加。  

在探索如何实施这些解决方案时，使用功能固定的 ASIC 可能会增加软硬件重新设计的工作。有了可通过设计工具访问的一系列丰富的硬件加速开源库，SoC 和 FPGA 迎来了更加高效、灵活的途径，从而满足不断演进的需求。

// 赋能全体开发者，提升生产力

AMD Vitis? 统一软件平台可为所有开发人员简化使用 AMD 自适应 SoC 和 FPGA 加速计算，快速设计、仿真并执行复杂设计的流程，包括软硬件工程师和系统架构师。

借助面向软硬件及固件的综合开发环境，开发人员可使用熟悉的框架和编程语言（如 C/C++）为算法设计创新。此外，该平台还提供了丰富的工具和硬件加速库，不仅可缩短设计周期，而且降低了复杂性。  

Vitis 统一软件平台 2023.1 版本的发布令人感到兴奋。在其它更新中，我们简化了搭载 AI 引擎（ AIE ）的 Versal? 自适应 SoC 的使用。通过利用可编程逻辑及 AIE，这些可改变竞争格局的器件针对 DSP 系统优化了每瓦性能和吞吐量。

// 简化基于 AI 引擎的设计的实现

2023.1 版提供增强的端到端工具，支持实现基于 AIE 的设计。例如，我们听取了客户反馈，将 Vitis 工具 AIE 构建与 AMD Vivado? 设计套件环境解耦，这就令平台团队可并行工作，使用通用接口检查点。现在，两个团队都能更新和导出固定的硬件文件，而无需重新编译。  

与此同时，我们还扩展了平台内的编译器、解析器、分析器、调试器和验证工具的功能。为了实现复杂的 DSP 设计，我们按照 AIE 编译器中的输入/输出为图中图结构以及 2D 和 3D 阵列提供了更多支持。为了避免死锁，开发人员现在可在 AIE 仿真器中获得调节先进先出（ FIFO ）大小的指导。此外，我们还改进了设计状态报告，并为扩展了菜单选项的 Vitis 分析器提供了速度更快的图形用户界面。 

对于通过标量引擎、可编程逻辑和 AIE 等多个领域拆分的复杂设计，这些升级可缩短开发周期。 

// 使用扩展库快速启动复杂设计

为了进一步简化设计流程，我们持续投资于对标准库。随着 2023.1 版本的发布，开发人员现在可以访问针对 DSP、医学成像和视觉应用的扩展 Vitis 加速库。 

在现有库的基础上，我们为 DSP 库中的有限脉冲响应（ FIR ）滤波器带来了增强功能，为求解器库提高了性能，并支持在 AIE 与内核之间交换数据的 4D 数据移动器函数。 

使用 Vitis 高层次综合（ HLS ）的开发人员能够获取 600 多个开源函数，实现快速系统开发。借助最新版本的 Vitis HLS，设计人员可以从其 C/C++ 源代码中推断出这些函数。 

// 借助 Vitis Model Composer 节省时间

对于开发人员，我们知道快速的早期设计空间探索可以在复杂设计上节省了多少时间和精力。Vitis Model Composer 是一款重要的附加工具，可为 MathWorks MATLAB?/ Simulink? 环境中的自适应 SoC 及 FPGA 提供基于模型的设计流程。  

通过 Vitis Model Composer，开发人员可快速执行早期阶段的设计探索、验证和实现。他们还能在高层次探索阶段对复杂设计进行微调，对 AIE 和可编程逻辑进行协同仿真，以优化其设计。 

// 加速高性能 DSP 设计进程

借助 Vitis 统一软件平台 2023.1 版本，软硬件开发人员可快速开发由搭载 AIE 的 Versal 自适应 SoC 提供支持的优化系统设计。可以说，这只是一系列计划更新中的第一项，旨在简化设计流程并增强库与函数，以满足下一代 DSP 的性能要求，对此我深感振奋。