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SK 海力士正在评估东京电子（TEL）最新的低温蚀刻工具，该工具可在-70°C 的温度下运行，以实现 400 多层的 3D NAND。据 The Elec 报道，低温蚀刻工具的「钻孔」速度是传统工具的 3 倍，这一功能将有助于制造具有 400 多个活动层的 3D NAND。

SK 海力士没有将实际设备进口到韩国，而是将测试晶圆发送到日本的东京电子实验室。这种方法使 3D NAND 制造商能够有效地评估该技术的潜力，而无需将实际工具运送到 SK 海力士并将其安装到晶圆厂中。新的蚀刻系统在-70°C 的冷却温度下运行，这与当前蚀刻工艺的 0°C~30°C 范围形成鲜明对比。

该报告称，TEL 的下一代蚀刻机可以在短短 33 分钟内完成 10μm 深的高纵横比蚀刻，比现有工具快 3 倍以上。这一成就不仅是一项重大的技术进步，而且大大提高了 3D NAND 生产效率，可以重塑 3D NAND 器件的生产时间表和输出质量。

在生产 3D NAND 时，有些人可能会说「蚀刻垂直孔」很简单，但事实并非如此。事实上，蚀刻具有良好均匀性的深存储器通道孔是一项挑战，这就是为什么业界采用双堆叠甚至三重堆叠（构建两个或三个单独的堆栈，而不是一个带有「深」通道孔的堆栈）用于 3D NAND。

SK 海力士的 321 层 3D NAND 产品采用三层叠层结构。随着 TEL 新型蚀刻设备的采用，可以在单层或双层堆栈中构建 400 层 3D NAND 器件，这意味着更高的生产效率。未来超过 400 层的产品是过渡到单层还是双层，将取决于工具的可靠性以及它是否能一致地重现其结果。

TEL 设备的一个显著环境优势是它使用氟化氢（HF）气体，其全球变暖潜能值（GWP）小于 1。与传统使用的全氟化碳（如四氟化碳（CF4）和八氟丙烷（C4F8））相比，这大大减少了 GWP，它们的 GWP 分别为 6030 和 9540。因此，TEL 新工具的潜在采用反映了行业对更环保制造实践的日益增长的趋势。

SK 海力士通过向 TEL 发送晶圆来测试蚀刻工具的同时，三星电子正在通过导入该工具的演示版本来评估相同的技术。这些测试的结果将决定低温刻蚀技术在半导体制造中的未来采用和潜在标准化。

各大厂商纷纷布局 3D NAND 技术

在 3D NAND 技术推出之前，NAND 闪存均为 2D 平面形式。2D NAND 架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面 NAND 中的单元尺寸从 120nm 扩展到 1xnm 节点，实现了 100 倍的容量。不过随着单元尺寸达到 14 纳米的物理极限，2D 结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着 2D NAND 的微缩达到极限，2007 年东芝（现在的铠侠）提出了 3D NAND 结构的技术理念，3D NAND 是行业的一个创新性方向。与减少每个节点单元尺寸的平面 NAND 不同，3D NAND 使用更宽松的工艺，大约介于 30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加 3D NAND 垂直门数，以此来提高存储密度。他们已经规划了下一代 3D NAND 产品，包括 232 层/238 层，甚至更大到 4xx 层甚至 8xx 层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D-NAND 的层数堆叠，已经成为各大厂商竞相追逐的目标。目前主流厂商已经到了第 6 代工艺，Micron 刚刚宣布完成 232L 3D TLC NAND，读写性能都得到大幅提升，采用的是双堆栈技术。

从 Micron 透露的路标来看，对 NAND 技术的研发也是持续投入，争取一直处于领先的地位，当前主要在 TLC，后续会在 QLC 继续发力。据了解，Micron 在 PLC NAND 上暂时未打算重点投入，这也跟 PLC NAND 的可靠性需要更大的技术支撑，研发投入更大有关。同样的工艺研发投入，随着 bit/cell 的增加，容量的收益却在下降。

在 Micron 宣布 232 层之后，海力士 Sk Hynix 也接着发布了 238 层 512Gb TLC 4D NAND。海力士这个 4D NAND 叫法，噱头大于实际意义，实际也是 3D-NAND 的变形，类似 CuA 架构，就是把电路单元放在存储单元之下 (Peri Under Cell, PUC) 而已.

美光 Micron 和海力士 SK Hynix 发布的 200L+的 NAND，采用的都是 Charge Trap Flash(CTF)。目前市场上，也仅剩 Solidigm(Intel NAND 卖给海力士后新成立的公司) 还在坚持使用 Floating Gate(FG) 架构。与 FG 浮栅不同，FG 浮栅将电荷存储在导体中，而 CTF 将电荷存储于绝缘体中，这消除了单元之间的干扰，提高了读写性能，同时与浮栅技术相比减少了单元面积。不过，FG 浮栅对 read disturb 和 program disturb 的抗干扰比 CTF 要好，总体来说，CTF 工艺成本更低，这也是大多数公司选择 CTF 的原因。

国内厂商 YMTC 自研的 Xtacking 技术也到了 3.0，预计也将发布超过 200L 层的 3D NAND，很可能层数在 232 层，采用 6-plane 的设计，相对 4-plane 的架构，性能将得到超过 50% 的提升。

根据目前各家 NAND 原厂的研发状态，预计在 2025 年，我们将会看到层叠超过 500L 的 3D NAND。甚至在 2030 之前，超过 800L 的 3D NAND 也可能会进入大家的视野。