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快递盒子“变形记”：青岛大姨变废为宝秀起来

Altera: FPGA集成硬核浮点DSP

　　1 FPGA浮点运算推陈出新　　以往FPGA在进行浮点运算时，为符合IEEE 754标准，每次运算都需要去归一化和归一化步骤，导致了极大的性能瓶颈。因为这些归一化和去归一化步骤一般通过FPGA中的大规模桶形移位寄存器实现，需要大量的逻辑和布线资源。通常一个单精度浮点加法器需要500个查找表(LUT)，单精度浮点要占用30%的LUT，指数和自然对数等更复杂的数学函数需要大约1000个LUT。因此随着DSP算法越来越复杂，FPGA性能会明显劣化，对占用80%～90%逻辑资源的FPGA会造成严重的布线拥
关键字： Altera FPGA LUT DSP 数据通路

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数据通路介绍

　　目录　　1 举例说明　　2 简介　　举例说明　　通用寄存器组R：容量16个字，双端口输出。　　暂存器A和B：保存通用寄存器组读出的数据或BUS上来的数据。　　算术逻辑单元ALU：有S3、S2、S1、S0、M五个控制端，用以选择运算类型。　　寄存器C：保存ALU运算产生的进位信号。　　RAM随机读写存储器：读/写操作受MRD/MWR控制信号控制。　　MAR [ 查看详细 ]

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