第一颗原子弹叫什么

三、先进封装技术：TSMC 3DFabric

为了进一步发展微缩技术，以在单芯片片上系统（monolithic SoCs）中实现更小且更优异的晶体管，台积电还在开发 3DFabric 技术，发挥异质整合的优势，将系统中的晶体管数量提高5倍，甚至更多。

台积电3DFabric 系统整合技术包括各种先进的 3D 芯片堆叠和先进封装技术，以支持广泛的下一代产品：在 3D 芯片堆叠方面，台积电在系统整合芯片（TSMC-SoIC）技术家族中加入微凸块的 SoIC-P，以支持更具成本敏感度的应用。

2.5D CoWoS 平台得以实现先进逻辑和高频宽记忆体的整合，适用于人工智能、机器学习和数据中心等 HPC 应用；整合型扇出层叠封装技术（InFOPoP）和 InFO-3D 支持移动应用，InFO-2.5D 则支持 HPC 小芯片整合。

基于堆叠芯片技术的系统整合芯片（SoIC）现可被整合于整合型扇出（InFO）或 CoWoS 封装中，以实现最终系统整合。 

1、CoWoS? 家族

●主要针对需要整合先进逻辑和高带宽存储器的 HPC 应用。台积电公司已经支持超过 25 个客户的 140 多种 CoWoS 产品。

●所有 CoWoS 解决方案的中介层面积均在增加，以便整合更多先进芯片和高带宽存储器的堆叠，以满足更高的性能需求。

●台积电正在开发具有高达 6 个光罩尺寸（约 5,000 平方毫米）重布线层（RDL）中介层的 CoWoS 解决方案，能够容纳 12 个高带宽存储器堆叠。

具体来说，CoWoS已经扩展到提供三种不同的转接板技术（CoWoS中的“晶圆”）：

①CoWoS-S

●采用硅中介层，基于现有硅片光刻和再分布层的加工

●自2012年开始批量生产，迄今为止为已向20多家客户提供了>100种产品

●转接板集成了嵌入式“沟槽”电容器

●目前最新的第五代CoWoS-S封装技术，将增加 3 倍的中介层面积、8 个 HBM2e 堆栈（容量高达 128 GB）、全新的硅通孔（TSV）解决方案、厚 CU 互连、第一代的eDTC1100（1100nF/mm2）、以及新的 TIM（Lid 封装）方案。

根据官方的数据，台积电第 5 代 CoWoS-S封装技术，有望将晶体管数量翻至第 3 代封装解决方案的 20 倍。

②CoWoS-R

●使用有机转接板以降低成本

●多达 6 个互连的再分布层，2um/2um L/S

●4倍最大光罩尺寸，支持一个 SoC，在 55mmX55mm 封装中具有 2 个 HBM2 堆栈；最新开发中的方案拥有 2.1 倍最大光罩尺寸，支持2 个 SoC 和 2HBM2 采用 85mmX85mm 封装

③CoWoS-L

●使用插入有机转接板中的小硅“桥”，用于相邻芯片边缘之间的高密度互连（0.4um/0.4um L/S 间距）

●2023年将会推出拥有2倍最大光罩尺寸大小，支持 2 个 SoC 和 6 个 HBM2 堆栈的方案；2024年将推出4倍最大光罩尺寸，可支持 12 个 HBM3 堆栈的方案。

台积电强调，他们正在与 HBM 标准小组合作，共同制定 CoWoS 实施的 HBM3 互连要求的物理配置。

HBM3 标准似乎已经确定了以下堆栈定义：4GB（带 4 个 8Gb 芯片）到 64GB（16 个 32Gb 芯片）的容量;1024 位信号接口;高达 819GBps 带宽。这些即将推出的具有多个 HBM3 堆栈的 CoWoS 配置将提供巨大的内存容量和带宽。

此外，由于预计即将推出的CoWoS设计将具有更大的功耗，台积电正在研究适当的冷却解决方案，包括改进芯片和封装之间的热界面材料（TIM），以及从空气冷却过渡到浸入式冷却。

2、InFO

在临时载体上精确（面朝下）放置后，芯片被封装在环氧树脂“晶圆”中。再分布互连层被添加到重建的晶圆表面。然后将封装凸块直接连接到再分配层。有InFO_PoP、InFO_oS和InFO_B三类。

①InFO_PoP

如下图所示，InFO_PoP表示封装对封装配置，专注于DRAM封装与基本逻辑芯片的集成。DRAM顶部芯片上的凸块利用贯穿InFO过孔（TIV）到达重新分配层。

InFO_PoP主要用于移动平台，自 2016 年以来，InFO_PoP出货量超过 12 亿台。

InFO_PoP存在的一个问题是，目前DRAM封装是定制设计，只能在台积电制造。不过，在开发中的还有另一种InFO_B方案，其中在顶部添加了现有的（LPDDR）DRAM封装，并且组件由外部合同制造商提供。

台积电表示，在移动应用方面，InFO PoP 自 2016 年开始量产并运用于高端移动设备，可以在更小的封装规格中容纳更大、更厚的系统级芯片（SoC）。

②InFO_oS

InFO_oS（基板上）可以封装多个芯片，再分布层及其微凸起连接到带有TSV的基板。目前，InFO_oS投产已达5年以上，专注于HPC客户。

• 基板上有 5 个 RDL 层，2um/2um L/S

• 该基板可实现较大的封装尺寸，目前为110mm X 110mm，并计划实现更大的尺寸

• 拥有130um C4 凸块间距

③InFO_M

InFO_M是InFO_oS的替代方案，具有多个封装芯片和再分布层，无需额外的基板+ TSV（<500mm2封装，于2022年下半年投产）。

台积电表示，在 HPC 应用方面，无基板的 InFO_M 支持高达 500 平方毫米的小芯片整合，适用于对外型尺寸敏感度较高的应用。

3、3D 芯片堆叠技术

台积电更先进的垂直芯片堆叠3D拓扑封装系列被称为“系统级集成芯片”（SoIC）。它利用芯片之间的直接铜键合，具有优秀的间距。

SoIC有两种产品——“wafer-on-wafer”（WOW）和“chip-on-wafer”（COW）。WOW拓扑在晶圆上集成了复杂的SoC芯片，提供深沟槽电容（DTC）结构，以实现最佳去耦。更通用的 COW 拓扑堆叠多个 SoC 芯片。

下表显示了符合SoIC组装条件的工艺制程节点。

●SoIC-P 采用 18-25 微米间距微凸块堆叠技术，主要针对如移动、物联网等成本较为敏感的应用。

●SoIC-X 采用无凸块堆叠技术，主要针对 HPC 应用。其芯片对晶圆堆叠方案具有 4.5 至 9 微米的键合间距，已在台积公司的 N7 工艺技术中量产，用于HPC 应用。

●SoIC 堆叠芯片可以进一步整合到 CoWoS、InFo 或传统倒装芯片封装，运用于客户的最终产品。

6月14日，处理器大厂AMD正式发布了新一代的面向AI及HPC领域的GPU产品——Instinct MI 300系列。其中，MI300X则是目前全球最强的生成式AI加速器，集成了高达1530亿个晶体管，并支持高达 192 GB 的 HBM3内存，多项规格超越了英伟达（NVIDIA）最新发布的H100芯片。

台积电表示，AMD Instinct MI 300X采用了台积电 SoIC-X 技术将 N5 GPU 和 CPU 堆叠于底层芯片，并整合在CoWoS 封装中，以满足下一代百万兆级（exa-scale）运算的需求，这也是台积电3DFabric 技术推动 HPC 创新的绝佳案例。

4、3DFabric? 联盟和 3Dblox? 标准

在去年的开放创新平台（Open Innovation Platform? ，OIP）论坛上，台积电宣布推出新的 3DFabric? 联盟，这是继 IP 联盟、电子设计自动化（EDA）联盟、设计中心联盟（DCA）、云端（Cloud）联盟和价值链联盟（VCA）之后的第六个 OIP联盟，旨在促进下一代 HPC 和移动设计的生态系统合作，具体包括：

●提供 3Dblox 开放标准

●实现存储器和台积公司逻辑工艺之间的紧密协作

●将基板和测试合作伙伴导入生态系统

台积电推出了最新版本的开放式标准设计语言 3Dblox? 1.5，旨在降低 3D IC 设计的门槛。

四、卓越制造

台积电在先进制程的缺陷密度（D0）和每百万件产品缺陷数（DPPM）方面的领先地位，展现了其制造卓越性。

●N5 工艺复杂度远高于 N7，但在相同阶段，N5 的良率优化比 N7 更好。

●台积电 N3 工艺技术在高度量产中的良率表现领先业界，其 D0 效能已经与 N5 同期的表现相当。

●台积电 N7 和 N5 制程技术在包括智能手机、电脑和汽车等方面，展现了领先业界的 DPPM，我们相信 N3 的 DPPM 很快就能追上 N5 的表现。

●通过利用台积电领先业界的 3DFabric? 制造技术，客户可以克服系统级设计复杂性的挑战，加速产品创新。

●CoWoS 和 InFO 家族在量产后很快就达到了相当高的良率。

●SoIC 和先进封装的整合良率将达到与 CoWoS 和 InFO 家族相同的水平。

为了满足客户不断增长的需求，台积公司加快了晶圆厂拓展的脚步。

从 2017 年到 2019 年，台积电平均每年进行大约 2 期的晶圆厂建设工程。

从 2020 年到 2023 年，台积公司晶圆厂的平均建设进度大幅增加至每年约5 期的工程。

在过去两年，台积公司总共展开了 10 期的晶圆厂新建工程，包括在台湾地区的 5 期晶圆厂工程与 2 期先进封装厂工程，以及全球范围内的 3 期晶圆厂工程。

●中国台湾地区以外，28 纳米及以下工艺产能在 2024 年将比 2020 年增加 3 倍。在中国台湾地区，台积电 N3 制程量产的基地在南科 18 厂；此外，台积电正在为N2 制程的新晶圆厂进行准备。

●在中国大陆，台积电2002年在上海松江设立8吋晶圆厂，并于2016年在南京设12吋晶圆厂和一座设计服务中心。目前，南京厂新 1 期的 28 纳米制程扩产已于去年量产。

●在美国，台积电正在亚利桑那州建造 2 期晶圆厂，总投资400亿美元。目前第一期已经开始移入设备，第二期正在兴建中。

●在日本，台积电正在熊本兴建一座晶圆厂，计划总投资86亿美元，预计在2023 年 9 月完工，2024 年底开始量产16 纳米和 28 纳米技术。今年1月，台积电对外表示，考虑在日本兴建第二座晶圆厂。在6月6日的股东会上，台积电董事长刘德音首度透露评估中的日本二厂可能仍会建在熊本县，会设在日本一厂附近，并且仍将面向成熟制程。

●在德国，台积电正考虑在德国建一座晶圆厂，目前对于德国建厂的可能性仍在谈判当中，但在 8 月之前不会做出决定。

据此前彭博社的报道显示，台积电正在与合作伙伴讨论，计划在争取到《欧洲芯片法案》的补助支持的情况下，在2023年8月份的董事会上批准赴德国建立晶圆厂计划。预计将投资最高将接近100亿欧元，具体落脚点可能是在德国萨克森州。一旦台积电决定在德国建厂，那么这将是台积电在欧洲的首座晶圆厂。因为欧洲汽车工业的需求，该座晶圆厂预计将会以生产车用 MCU 需求的28nm成熟制程开始。

台积电董事长刘德音曾表示，如果在德国设厂，原则上还是希望能够维持独资，不过，如果客户希望能拥有部分股份，将会让其小额持股，台积电还是会持有大部分股权，希望能自由调配产能，避免以后产能遭控制。

六、绿色制造

为了实现 2050 年净零排放的目标，台积电持续评估并投资各种减少温室气体排放的机会。

●到 2022 年，台积电直接温室气体排放量已经较 2010 年降低了 32%。

●此一成果是通过降低工艺气体消耗、替换可能造成全球暖化的气体、安装现场废气处理设备，以及提高气体去除效率等方式实现。

台积电目标每个工艺技术于量产第五年时，生产能源效率提高一倍。

●N7 制程技术的生产能源效率在量产后第五年提高了 2.5 倍。

●台积电预计到 2024 年，N5 制程技术的生产能源效率将提高 2.5 倍。

去年，台积电在台湾地区南部建立了第一座再生水厂，每日供水量 5,000 公吨，时至今日，该再生水厂每日供水量达 20,000 公吨。

●到 2030 年，台积公司的每生产单位自来水消耗量将降至 2020 年的 60%。