推进数字化转型,Concur布局差旅及费控一体化
现在，虽然相位累加器非常精确，但输出受到查找表中条目数量有限的影响：从一个条目转到下一个条目时，输出值会“跳跃”。 这对于低输出频率特别敏感，但也会影响高输出频率，这会在输出频谱中引入不需要的频率。我们将解决这个问题。 为了便于理解，让我们回到 15 位相位累加器。// sine without linear interpolationreg [14:0] phase_acc; ? ?// 15bitalways @(posedge clk) phase_acc <= phase
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FPGA DDS 插值
DDS的第二个技巧是长相位累加器。 它允许来自DDS输出的信号频率非常灵活。我们将通过一个示例了解它是如何工作的。 让我们从这个简单的代码开始。reg [10:0] cnt; ? // 11bit counteralways @(posedge clk) cnt <= cnt + 11'h1;sine_lookup my_sine(.clk(clk), .addr(cnt), .value(sine_lookup_output));计数器实际上是一个“相位累加器”。 那是因为它每次
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FPGA DDS 相位累加器
为了生成任意信号，DDS 依赖于两个主要技巧。LUT第一个 DDS 技巧是 LUT（查找表）。 LUT 是一个表格，用于保存我们想要生成的模拟信号的形状。在FPGA中，LUT是作为blockram实现的。 在上图中，我们使用了 512x10 位 LUT，它通常适合一个或两个物理 FPGA 模块。正弦波最常产生的信号形状是正弦波。 它很特别，因为它有两个对称性，可以很容易地利用它们来使 LUT 看起来更大。在正弦波中，第一个对称性是sin（α）=sin（π-α）。假设我们的 “my_DDS_LUT” blo
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FPGA DDS LUT
让我们看看FPGA DSS实现是多么容易。DAC接口好的，您的新FPGA板具有快速DAC（数模转换器）模拟输出。 下面是一个运行频率为10MHz的100位DAC的电路板设置。在100MHz频率下，FPGA每10ns向DAC提供一个新的10位值。DAC输出模拟信号，对于周期性信号，奈奎斯特限值表示可以达到高达50MHz的速度。一个简单的DDSDDS 通常用于生成周期性信号。 现在，让我们尝试一些简单的东西并生成一个方波。module SimpleDDS(DAC_clk, DAC_data);input DA
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FPGA DDS DAC接口
图形 LCD 面板 4 - 文本让我们尝试在面板上显示字符。 这样，面板就可以用作文本终端。我们的 480x320 示例面板可用作 80 列 x 40 行控制台（使用 6x8 字符字体）或 60 列 x 40 行控制台（使用 8x8 字符字体）。 我们将使用“字符生成器”技术。字符生成器让我们假设“你好”这个词在屏幕上的某个地方。在 ASCII 中，它使用 5 个字节（0x48、0x65、0x6C、0x6C、0x6F）。 我们的简单字符生成器使用一个 RAM 来保存要显示的字符，并使用一个 ROM 来保存
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FPGA 图形LCD面板
图形 LCD 面板 3 - 图形让我们研究一下生成图形视频数据的 3 种方法。栅格化位图在 LCD 上显示图形的经典（且简单）方法是将光栅化位图数据保存到 RAM 中。我们将在这里使用一个 blockram。我们在这里显示一个 128x32 像素的小位图（非常适合 4Kbits 块内存）：// Use a blockram to hold the graphical data
wire [7:0] Bit
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FPGA 图形LCD面板
图形 LCD 面板 2 - 视频发生器在能够在面板上显示任何内容之前，我们需要生成视频同步信号（H-sync 和 V-sync）。本项目使用的液晶屏具有以下特点：单色，分辨率为 480x320（约 150000 像素）。同步接口，4位数据接口（每个时钟输入4个像素）。没有屏幕外时间。使用 4 位数据输入时，我们需要水平 480/4=120 个时钟。使用 320 行，一个完整的视频帧需要 120x320=38400 个时钟。代码如下所示：parameter ScreenWidth =&n
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FPGA 图形LCD面板 视频发生器
图形LCD面板使用数字接口，易于与FPGA连接。不同的接口图形 LCD 面板有 2 种风格：具有类似视频的界面具有类似 CPU 外设的接口1.类似视频的界面2. 类似CPU外设的接口优势低成本和广泛可用（例如用于笔记本电脑）易于通过 FPGA 进行控制自由显示的内容（帧缓冲/动态视频/精灵/硬件鼠标光标......或这些的任意组合）易于连接到微控制器帧缓冲存储器集成在面板上弊端需要视频控制器（FPGA 或专用芯片）需要一些外部存储器（用于帧缓冲器、字符生成器等）更高的成本和更低的可用性仅适用于帧缓冲器应用
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FPGA 图形LCD面板
FPGA是出色的视频控制器，可以轻松控制图形LCD面板。该项目分为4个部分：介绍视频发生器图形文本这是用于此项目的一个LCD面板的视图：
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FPGA 图形LCD面板
Achronix Semiconductor中国区总经理 郭道正Achronix 半导体公司是一家提供高性能、高密度FPGA方案的高科技公司，成立于2004 年。自2017 年第一季度实现盈利以来，其季度营收由2016年第四季度的500万美元，一年后跃升至4000万美元，并成为当时世界上发展速度最快的半导体公司之一。2024年新年之际，正值Achronix半导体成立20周年，我们EEPW也有幸采访到了Achronix中国区总经理郭道正先生，让我们站在Achronix的视角上，回望过去的2023年，展望到来
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Achronix FPGA 202401
让我们构建一个简单的数字示波器。单通道，约100 MSPS（每秒兆采样）基于 RS-232（我们也会研究 USB）便宜的！简单的数字示波器配方使用 KNJN.com 的零件，以下是我们所需的基本项目。1 x Pluto FPGA 板，带 TXDI 和电缆（item#6120 和 #6130）1 x Flash 100MHz 采集板 （item#1206 ）BNC 连接器 + 尼龙支架 + 连接器 2x8 （item#1250 + #1270 + #1275 ）这是它们的样子。我们还需要以下物品（
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FPGA 数字示波器
flashy 板的输入带宽远高于 Nyquest 的最大理论值 40MHz（我们在这里使用的是时钟频率为 80MHz的 Flashy）。那么，如果我们向 Flashy 提供高于 40MHz 的信号会发生什么？测试设置测试装置由一个直接连接到 Flashy 的HP8640B信号发生器组成。该发生器能够产生高达550MHz的正弦波。干涉图案首先，信号发生器关闭。我们应用一个1.000MHz的测试信号，并校准输出。 让我们在这里得到 7 个垂直除法。如果我们应用 80MHz 信号...迹线保持平坦（因为我们的采
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FPGA 数字示波器
软件开发早在 2003 年，该软件就启动了。这是在设计周期开始时获取的第一批屏幕截图之一。图形用户界面GUI 变化很快。这是更高版本。触发器像所有普通示波器一样，有 3 种触发器：单次：显示一次跟踪（发生触发时）。与“手臂”按钮配合使用。正常：每次触发发生时显示跟踪，如果触发器未发生，则不显示任何内容。自动：触发时显示跟踪，如果半秒内没有触发，则仍然显示跟踪。坚持添加了持久性功能，可以一次记住和显示多达 16 帧（它会淡化旧帧）。周期重建（“样本等效时间”技术）一个有趣的功能是能够显示一个周期（周期信号）
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FPGA 数字示波器
Flashy是一款高速模拟采集板。它通常与FPGA板一起使用，以创建数字示波器。这是一个单通道 Flashy（顶板），带有 BNC 连接器和 Pluto-II（底板）。 该组合构成了单通道 100MSPS（每秒兆采样数）数字示波器。Flashy 板有三种速度等级：具有ADC60的08060MHz振荡器（典型工作频率范围为20MHz至70MHz）具有ADC100的08100MHz振荡器（典型工作频率范围为20MHz至125MHz）125MHz/133MHz振荡器，带ADC08200（典型工作频率范
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FPGA 数字示波器 Flashy 采集板
现在示波器骨架已开始工作，可以轻松添加更多功能。边沿斜率触发让我们添加在上升沿或下降沿触发的能力。 任何示波器都可以做到这一点。我们需要一点信息来决定我们想要触发的方向。 让我们使用 PC 发送的数据的 bit-0。assign Trigger = (RxD_data[0] ^ Threshold1) & (RxD_data[0] ^ ~Threshold2);这很容易。更多选项让我们添加控制触发阈值的功能。 这是一个 8 位值。 然后我们需要水平采集速率控制、滤波控制...... 这需
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FPGA 数字示波器
fpga介绍
FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可 [
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